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베스트셀러 RTL 완성

오류정정

64-bit BCH ECC IP 코어

NAND 플래시·SSD 컨트롤러용 파라메트릭 BCH 인코더/디코더 제너레이터.

개요

BCH ECC IP 코어는 고정된 단일 블록이 아니라 파라메트릭 RTL 제너레이터입니다. 정정강도 t와 섹터 크기를 선택하면, 하나의 툴셋이 신드롬 연산·folded inversionless Berlekamp–Massey·Chien 서치·gated 정정을 포함한 완전한 합성 가능 BCH 인코더/디코더를 생성합니다.

Clean-page(신드롬=0) 바이패스는 오류 없는 페이지에서 디코더 백엔드를 건너뛰어 전력·지연을 절감하며, 모든 프레임이 정정불가(UE) 플래그를 보고합니다. 바이트 직렬 데이터패스로 인터페이스가 필드 독립적이어서, 선택한 필드 GF(2^m)와 무관하게 동일하게 연결됩니다.

블록 다이어그램

64-bit BCH ECC IP 코어 block diagram

파라메트릭 사양

용도 NAND 플래시 / SSD 컨트롤러 ECC 엔진
코드 Shortened BCH over GF(2^m), m = 13…24
정정강도 t 베이스라인 64-bit; 제너레이터 t = 8…156
섹터/블록 크기 512 B … 1 MB
데이터패스 8-bit 병렬, 1 byte/cycle 스트리밍
코드레이트 t에 따라 구성 (≈0.82–0.99)
디코더 파이프라인 Syndrome → folded BM → Chien → gated XOR
페이로드 데이터 + meta(0…24 B in-band), 자동 cap-guard
인터페이스 REQ/DEN/RDY/EN handshake · APB status (UE flag)
전력 기능 clean-page 바이패스, 프레임별 UE 보고
검증 ModelSim 풀체인 + cycle-accurate Python 레퍼런스 + 매트릭스 등가 증명
상태 RTL 완성, 시뮬 검증 — FPGA/ASIC 특성화 진행 중

정정강도 선택 가이드

SKU 정정 t (bits / 1 KB 섹터) 패리티 (1 KB) 권장 용도
BCH-t8 8 14 B SLC NAND / 저BER 미디어용 경량 ECC
BCH-t16 16 28 B 메인스트림 SLC / MLC NAND
BCH-t32 32 56 B MLC / 초기 TLC NAND
BCH-t48 48 84 B TLC NAND 컨트롤러
BCH-t64 기준 64 112 B 고내구 TLC — 기준 베이스라인
BCH-t96 96 168 B 고밀도 TLC / QLC
BCH-t120 120 210 B QLC / 고보존 스토리지
BCH-t128 128 224 B 최대강도 QLC / 엔터프라이즈 내구

제공 항목

  • 합성 가능 Verilog RTL(인코더, 디코더, GF 곱셈기, 정정 로직, PAX 래퍼)
  • 단일 명령 빌드 + self-verifying 리포트를 갖춘 파라메트릭 RTL 제너레이터
  • cycle-accurate Python 레퍼런스 모델 및 등가성 검증기
  • ModelSim 풀체인 테스트벤치(clean/correct/UE/pad 벡터)
  • 데이터시트, 제너레이터 매뉴얼, 통합 가이드(NDA)

지원 디바이스

Intel/Altera (Quartus)AMD/Xilinx (Vivado)ASIC — process-portable RTL

타겟/검증 플랫폼. ASIC 공정 수치는 통합 단계에서 특성화됩니다.

차별점: 단일 제너레이터가 임의의 t(8…156)·섹터(512 B…1 MB)를 drop-in RTL로 생성하며, 특허 기반 면적 최적화(even-syndrome squaring, single-matrix CSE, folded inversionless BM)를 적용합니다.

PAX_LDPC 코어와 3-layer 인터페이스를 공유하여, 컨트롤러가 최소 변경으로 BCH → LDPC 업그레이드가 가능합니다.

문서

풀 데이터시트·통합 가이드·평가 파일은 NDA 하에 제공됩니다. 아래에서 요청해 주시면 영업일 1일 내 회신드립니다.

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응용 분야

SSD·NAND 플래시 컨트롤러
임베디드 스토리지 / eMMC / UFS
산업·차량용 메모리
MRAM / ReRAM 저지연 ECC

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