개요
PAX_LDPC는 3D NAND SSD 컨트롤러용 quasi-cyclic LDPC 오류정정 코어입니다. inner 소프트결정 QC-LDPC에 outer BCH(t=8)와 보호 영역 내부의 CRC32를 결합하여 UBER 1e-15 미만을 목표로 합니다.
2-tier 디코더는 저전력 hard bit-flipping을 먼저 수행하고 남은 코드워드만 soft layered normalized-min-sum으로 에스컬레이션하며, syndrome-zero 조기종료를 지원합니다. TLC→QLC 전환은 파라미터(Z/kb/mb) 변경만으로 가능하며, 동일 RTL이 세 동작 레이트를 모두 커버합니다.
블록 다이어그램
파라메트릭 사양
| 용도 | 3D NAND TLC/QLC SSD 컨트롤러 ECC |
|---|---|
| 코드 | Quasi-cyclic LDPC, lifting factor Z = 256 |
| 결합 | inner QC-LDPC + outer BCH (t=8) + CRC32 |
| 코드레이트 | 0.897 (TLC) · 0.844 / 0.802 (QLC) |
| N / K (TLC) | N = 37,120 · K = 33,280 |
| 디코더 | 2-tier: hard bit-flip → soft layered NMS, syndrome=0 조기종료 |
| 데이터 유닛 | 4 KB + meta (16 B) + CRC32 |
| 코드 구성 | PEG2 gap-parity, girth ≥ 6, degree-1 노드 = 0 |
| 인터페이스 | APB config · valid/ready data[63:0] · UE/tier/iter status |
| Target UBER | < 1e-15 (with outer BCH + CRC32) |
| 상태 | TLC FPGA 검증(pre-production); QLC RTL 완성, 합성 FIT |
성능
변형
PAX_LDPC-TLC
rate 0.897 베이스라인 — 3D NAND TLC, Kintex-7 FPGA 검증.
PAX_LDPC-QLC
rate 0.844 / 0.802 — QLC 일반~최악, 파라미터만 변경.
제공 항목
- Verilog-2001 RTL(RU 인코더, 압축 BRAM min-sum 코어, bit-flip tier, LDPC+BCH+CRC32 하이브리드 top)
- Golden Python 모델 + 채널/디코더/floor 시뮬
- 5종 테스트벤치(인코더, 디코더, 스트레스, 래퍼)
- Vivado/Quartus 합성 스크립트, H-매트릭스 파일, 파라미터 헤더
- 개발 리포트·설계 문서(NDA)
지원 디바이스
타겟/검증 플랫폼. ASIC 공정 수치는 통합 단계에서 특성화됩니다.
FPGA 리소스 및 에러플로어 수치는 dev-board(xc7k160t)에서의 OOC 합성/importance-sampling 추정이며 실리콘 측정 보증이 아닙니다. 정정 cliff 수치는 시뮬레이션 상한입니다.
BCH ECC 코어와 핀/인터페이스 호환이므로, 컨트롤러가 데이터패스 재배선 없이 BCH→LDPC로 전환할 수 있습니다.
문서
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